Ingénieur Vérification circuit intégré/UVM

Description de l'offre

Activités:

·  Vérification de blocs numériques pour un circuit intégré Mixed-Signal
·  Développement d’environnement de vérification mixed mode
·  Développement et déverminage de test cases et des checkers

 

Profil:

·  Connaissance des circuits numériques
·  Maîtrise de l’Universal Verification Methodology (UVM) obligatoire
·  Langage de scripts et d’automatisation sous Unix (Python ou langages similaires)
·  System Verilog, Verilog RTL, UVM
·  Cadence Incisiv
·  Processus et cycle de développement d’un circuit intégré
·  Outils et méthodologies avancés de vérification (System Verilog, UVM, E, SVA)
·  Système de contrôle de version (DesignSync)
·  Anglais courant
·  Au moins 2 ans d’expérience