Ingénieur(e) Vérification UVM ASIC/FPGA (F/H)
CDI Grenoble (Isère) Master, Titre d'ingénieur, Bac +5 Développement informatique
Description de l'offre
Dans le cadre d'un projet de développement d'ASIC pour le domaine des objets connectés industrielles, ELSYS Design constitue une équipe de plusieurs ingénieur(e)s en vérification formelle maîtrisant la méthodologie UVM.
Tu interviendras en tant qu'ingénieur(e) Vérification UVM. Tes missions seront les suivantes :
· la mise en place d'un environnement de vérification UVM
· le développement des tests benchs en system-verilog
· l'écriture de scripts pour automatiser les procédures de test
· l'analyse des résultats
· La rédaction des rapports de test.
Une formation interne de quelques semaines sera assurée en préambule pour assurer la réussite du projet.
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Profil recherché
· Design avancé en VHDL / VERILOG
· Pratique du System Verilog
· Maîtrise du flot Simulation/synthèse/routage
· Expérience pratique de la méthodologie UVM
· Pratique de la gestion de configuration
· Anglais écrit et oral (contexte très international)
Être dynamique, motivé(e), créatif(ve), rigoureux(se), doté(e) d'un excellent relationnel et d'un très bon niveau technique.
À propos de Elsys Design
ELSYS Design rassemble une communauté de spécialistes en systèmes embarqués passionnés par leur métier et par les nouvelles technologies.Conjuguant expertise technique et savoir-faire métier, nos ingénieurs interviennent sur l'ensemble du cycle de développement de systèmes complexes, au sein de nombreuses industries.Fondé et managé par des ingénieurs, ELSYS Design cultive un modèle spécifique avec une identité et des valeurs fortes.Vous aimez les défis techniques Vous cherchez de vraies opportunités de carrière Alors rencontrons-nous !